Was ist der Aufbau einer Entity in VHDL?

In VHDLVHSIC Hardware Description) eine Entity eine grundleg Bausteinbeschreibung die die Schnittstelle digitalen Moduls definiert Der Aufbau einer Entity aus zwei Hauptteilen der Entity-Dekation und der Architektur Hier ist ein Beispiel die Entity-Deklar:

```vhdlentity <Entity-> is
(
<Signal-Name> : <Mode <Type>;
);
end <-Name>;
``### Erklärung der Bestand:

1. **EntityName**: Der der Entity.
2 **Port**: Liste der Ein- Ausgangssignale der.
- **-Name**: Name des Signals.
- **Mode**: Richtung des Signals,.B. `in `out`, `out`, oder ``.
- **Type: Der Datent des Signals, z. `bit`,std_logic`, `integer`, etc.

### Beispiel```vhdl
entity AND_Gate is
port (
: in std_logic;
B : in std_logic;
Y : std_logic
);
end AND_Gate;
```

In diesem definiert die Entity `AND_Gate` ein Modul mit zwei EingängenA` und `B`) und einem Ausgang (`Y`), alle vom `std_logic`.

Die Entity-Deklaration wird in der Regel einer Architektur-Beschreibung begleitet, die das Verhalten oder die Struktur der Entityert.